基本信息
职位描述
职位描述/工作职责1. 负责芯片RTL synthesis、Timing/Power Signoff；2. 负责Formal验证和Low Power规则检查；3. 负责全芯片Timing ECO工作。岗位要求/任职要求必备经验/技能：1. 具备3年或3年以上相关工作经验；2. 熟悉主流synthesis和signoff工具；3. 熟悉Verilog/SDC/UPF语法和流程, 有Function Safety相关经验和知识更佳；4. 熟悉Makefile/Tcl/Perl等脚本处理语言5. 具备良好的沟通能力、以及良好的英语读写能力（需过英语六级)6. 具备工作抗压能力和态度认真，责任心强。具备以下经验/技能，优先考虑：1. 有过实际大规模数字集成电路synthesis和signoff经验优先；2. 有过advanced工艺16nm；7nm以及以下工艺经验优先；3. 具备Automotive项目经验者优先。
岗位要求
企业信息
企业介绍
奕行智能 E.V.A.S Inteligence 定位为一家 AI 大模型时代“云-端一体”的通用 AI 计算芯片公司，以先进的 AI 内核计算架构和 Scale Up 互联作为核心技术。总部在上海，是公司主要的研发运营中心，同时在杭州、深圳、南京、北京等地均设有研发中心，目前融资超 1 亿美金。核心团队：核心团队为国内半导体行业的高端配置。平均从业时间超过 15 年，既有在 Socionext、安霸、海思、中兴、Nvidia、AMD、Cadence、Trident 这些业界头部半导体公司的丰富产品经验，又有共同在一起合作多年的团队信任和默契、凝聚力和战斗力。团队的布局覆盖了从应用、架构算法、软件及工具链、SOC 系统架构、芯片前后端实现到产品量产的产业全链条的专家。
